A Dual Image Scrambling Method Based on Discrete Cosine Transform

Although the general random scrambling based on pixel can achieve a good chaotic effect, but it can not change the histogram of a digital image. We introduce the random scrambling into the domain of discrete cosine transform (DCT) of image and scramble the coefficients of DCT to improve the performance of scrambling. Firstly, we did 2-D discrete cosine transform to the original image. Secondly, we scanned the coefficients matrix of DCT by Zig-Zag scanning to get a 1-D sequence, and then we scrambled this sequence by 1-D random scrambling algorithm. Thirdly, we did inverse Zig-Zag scanning to the scrambled sequence and reconstructed the scrambled image from the chaotic coefficients matrix by 2-D inverse discrete cosine transform. Finally, to further improve the scrambling degree of the reconstructed result, we scrambled it again in space domain to gain the encryption image. Experiments show that this algorithm is effective at visual evaluation and is more stable in scrambling degree than Arnold transformation.

Σχεδίαση προσαρμοστικών και δυναμικά αναδιατάξιμων αρχιτεκτονικών αντιστρόφου μετασχηματισμού συνημιτόνου 8X8 2-D IDCT, για χαμηλή κατανάλωση ισχύος

Αντικείμενο της παρούσας διατριβής είναι η μελέτη και ανάπτυξη αρχιτεκτονικών Αντιστρόφου Διακριτού Μετασχηματισμού Συνημιτόνου (Inverse Discrete Cosine Transform, 8×8 2-D IDCT). Κύριος σκοπός της έρευνας είναι η μελέτη και ανάπτυξη αρχιτεκτονικών για χαμηλή κατανάλωση ισχύος.Συνολικά παρουσιάζονται 11 αρχιτεκτονικές υπολογισμού του IDCT και μία αρχιτεκτονική υπολογισμού του ευθέως μετασχηματισμού (DCT).Οι 8 από τις αρχιτεκτονικές έχουν ως βάση τους έναν ή περισσότερους Συστολικούς Πίνακες Επεξεργαστών. Μάλιστα, οι 2 από τις αρχιτεκτονικές IDCT και η μία αρχιτεκτονική του ευθέως μετασχηματισμού DCT χρησιμοποιούν ασύγχρονα θεμελιώδη υπολογιστικά στοιχεία. Οι υπόλοιπες 5 λύσεις έχουν ως βάση τους τα σύγχρονα θεμελιώδη Υπολογιστικά Στοιχεία. Σε κάθε περίπτωση, η συμμετρία που ενυπάρχει στον πυρήνα του μετασχηματισμού αξιοποιείται, προκειμένου να ελαττωθεί η απαιτούμενη επιφάνεια κυκλώματος, οι απαιτούμενες αριθμητικές πράξεις και να αυξηθεί η ταχύτητα των υπολογισμών. Προκύπτει πως η εκμετάλλευση της συμμετρίας έχει ως αποτέλεσμα την μείωση της κατανάλωσης ενέργειας που απαιτείται για την επεξεργασία συγκεκριμένου όγκου δεδομένων.Οι 3 από τις αρχιτεκτονικές 8×8 2-D IDCT βασίζονται στον αλγόριθμο των Arai-Agui-Nakajima. Στη μία από αυτές η ρυθμαπόδοση αυξάνεται μέσω της τεχνικής της διοχέτευσης. Η κατανάλωση ισχύος μειώνεται μέσω της σταδιακής απενεργοποίησης τμημάτων του κυ-κλώματος, βάσει του πλήθους των μηδενικών τιμών του σήματος εισόδου. Οι δύο υπόλοιπες αρχιτεκτονικές χρησιμοποιούν την Αλγεβρικά Ακέραιη Κωδικοποίηση προκειμένου να αποφευχθούν οι πολλαπλασιασμοί στον πυρήνα του μετασχηματισμού.Η «ενδέκατη» αρχιτεκτονική 8×8 2-D IDCT βασίζεται στη μεγάλη πιθανότητα ύπαρξης μηδενικών συντελεστών DCT και αξιοποιεί τη συμμετρία που ενυπάρχει στις μήτρες βάσης του μετασχηματισμού. Ο χρόνος ανακατασκευής είναι μεταβλητός κι εξαρτάται από το πλήθος των μη μηδενικών συντελεστών. Η συγκεκριμένη αρχιτεκτονική έχει το μικρότερο πλήθος πολλαπλασιασμών ανά μη μηδενικό συντελεστή που έχει αναφερθεί στη βιβλιογραφία.Όσον αφορά στην κατανάλωση ισχύος, παρουσιάζεται ένας αλγόριθμος για την κατα-μέτρηση των ενεργοβόρων εναλλαγών κατάστασης στους κόμβους των κυκλωμάτων CMOS. Με βάση τον αλγόριθμο αυτό, μελετάται η κατανομή της δυναμικής κατανάλωσης ισχύος για δύο διαφορετικές αρχιτεκτονικές υπολογισμού του IDCT (Lee και Chen) και για δύο συστή-ματα αριθμητικής αναπαράστασης (συμπλήρωμα του 2 και πρόσημο-μέτρο). Τα αποτελέ-σματα παρουσιάζονται σε διάφορα επίπεδα παρατήρησης ξεκινώντας από το επίπεδο του συνολικού συστήματος και καταλήγοντας μέχρι και το επίπεδο RTL (Register Transfer Le-vel), που στη συγκεκριμένη διατριβή αντιστοιχεί στον πλήρη αθροιστή. Τέλος, έχοντας ως σκοπό την εξοικονόμηση ισχύος, προτείνεται μια αρχιτεκτονική όπου στους πολλαπλασια-στές οι τελεστέοι αναπαρίστανται στη μορφή πρόσημο-μέτρο, ενώ στους αθροιστές κι αφαι-ρέτες οι τελεστέοι είναι στη μορφή του συμπληρώματος του 2.

Accelerating IDCT Algorithm on Xeon Phi Coprocessor

Inverse Discrete Cosine Transform (IDCT) is an important operation for image and videos decompression. How to accelerate the IDCT algorithm has been frequently studied. Recently Intel has proposed Xeon Phi coprocessors based on the many integrated core (MIC) architecture. Xeon Phi is integrated with 61 cores and 512-bit SIMD extension within each core, thus providing very high performance. In this paper, we employ the Knights Corner (a beta version of Xeon Phi) to accelerate the IDCT algorithm. By employing the 512-bit SIMD instruction and data pre-fetching optimization, our implementation achieves (1) averagely 5.82 speedup over the none-SIMD version, (2) averagely 27.3% performance benefit with the data pre-fetching optimization, and (3) averagely 1.53 speedup on one Knights Corner coprocessor over the implementation on one octal-core Intel Xeon E5-2670 CPU.