scholarly journals GA-Based Optimization of SURF Algorithm and Realization Based on Vivado-HLS

2019 ◽  
Vol 36 (5) ◽  
pp. 377-382 ◽  
Author(s):  
Hüseyin Özdemir ◽  
Refik Sever ◽  
Övünç Polat
Keyword(s):  
Vivado Hls

scholarly journals High-Level Annotation of Routing Congestion for Xilinx Vivado HLS Designs

IEEE Access ◽  
2021 ◽  
Vol 9 ◽  
pp. 54286-54297
Author(s):  
Osama Bin Tariq ◽  
Junnan Shan ◽  
Georgios Floros ◽  
Christos P. Sotiriou ◽  
Mario R. Casu ◽  
...  
Keyword(s):  
Routing Congestion ◽  
High Level ◽  
Vivado Hls

scholarly journals Optimization of Advanced Encryption Standard (AES) Using Vivado High Level Synthesis (HLS)

10.29007/x3tx ◽  
2019 ◽  
Author(s):  
Luka Daoud ◽  
Fady Hussein ◽  
Nader Rafla
Keyword(s):  
High Level Synthesis ◽  
Advanced Encryption Standard ◽  
Data Confidentiality ◽  
Maximum Throughput ◽  
Loop Unrolling ◽  
Aes Algorithm ◽  
Hardware Implementations ◽  
High Level ◽  
Dedicated Hardware ◽  
Vivado Hls

Advanced Encryption Standard (AES) represents a fundamental building module of many network security protocols to ensure data confidentiality in various applications ranging from data servers to low-power hardware embedded systems. In order to optimize such hardware implementations, High-Level Synthesis (HLS) provides flexibility in designing and rapid optimization of dedicated hardware to meet the design constraints. In this paper, we present the implementation of AES encryption processor on FPGA using Xilinx Vivado HLS. The AES architecture was analyzed and designed by loop unrolling, and inner-round and outer-round pipelining techniques to achieve a maximum throughput of the AES algorithm up to 1290 Mbps (Mega bit per second) with very significant low resources of 3.24% slices of the FPGA, achieving 3 Mbps per slice area.

scholarly journals An´alisis de desempe˜no de capas de CNN para arquitecturas heterog´eneas basadas en FPGAs usando HLS

Ingeniería ◽  
2020 ◽  
Vol 26 (1) ◽  
pp. 62-76
Author(s):  
Mateo Guerra Londono ◽  
Luis Fernando Castano Londono ◽  
Cristian Camilo Alzate Anzola ◽  
David Andres Marquez Viloria ◽  
Ricardo Andres Velasquez Velez
Keyword(s):  
On Chip ◽  
La Red ◽  
Vivado Hls

Contexto: Las redes neuronales convolucionales (CNNs) son actualmente utilizadas en una amplia gama de aplicaciones de inteligencia artificial. En muchos casos, dichas aplicaciones requieren la ejecución de las redes en tiempo real en dispositivos integrados. Por esto, el interés en que estas aplicaciones puedan alcanzar un buen desempeño con bajo consumo de potencia. Las CNNs realizan operaciones entre los datos de entrada y los pesos de la red, con la particularidad de que no existe dependencia entre la mayoría de las operaciones. Por tal motivo, el paralelismo inherente de los FPGAs puede ser usado para realizar múltiples operaciones en paralelo, manteniendo el buen desempeño por vatio que caracteriza a estos dispositivos. Este artículo se enfoca en la evaluación del algoritmo de convolución para una capa convolucional de redes neuronales explorando directivas de paralelización usando VIVADO HLS, y su objetivo es evaluar el desempeño del algoritmo utilizando directivas de optimización. Método: La metodología consiste en una exploración del espacio de diseño de la implementación de una capa de una red neuronal convolucional usando VIVADO HLS. La verificación del funcionamiento del FPGA fue realizada comparando los datos de salida con el mismo algoritmo de convolución implementado en MATLAB. Una capa de la versión comercial Xilinx DNNK fue usada como referencia para las medidas de desempeño de las diferentes implementaciones obtenidas en la exploración del espacio de diseño. En este trabajo se utilizan múltiples variaciones de directivas de optimización, tales como pipeline, array partition, y unroll. Resultados: Este trabajo presenta los resultados de una implementación de referencia (sin directivas de optimización) del algoritmo de convolución con respecto a la latencia del algoritmo y los recursos de hardware utilizados por la FPGA. Los resultados se comparan con implementaciones del algoritmo, incluyendo diferentes combinaciones de dos directivas de optimización (pipeline y partition array). Conclusiones: Este trabajo explora el espacio de diseño de un algoritmo de convolución para una capa de red neuronal convolucional sobre FPGAs. La exploración incluye el efecto causado por la transferencia de los datos entre la memoria DDR y la memoria on-chip del FPGA. Además, dicho efecto es causado por las directivas de optimización en Vivado HLS sobre los diferentes ciclos del algoritmo.

On the effectiveness of accelerating MapReduce functions using the Xilinx Vivado HLS tool

2016 ◽  
Vol 6 (1) ◽  
pp. 1 ◽  
Author(s):  
Mageda Sharafeddin ◽  
Mazen A.R. Saghir ◽  
Haitham Akkary ◽  
Hassan Artail ◽  
Hazem Hajj
Keyword(s):  
Vivado Hls

AIgean : An Open Framework for Deploying Machine Learning on Heterogeneous Clusters

2022 ◽  
Vol 15 (3) ◽  
pp. 1-32
Author(s):  
Naif Tarafdar ◽  
Giuseppe Di Guglielmo ◽  
Philip C. Harris ◽  
Jeffrey D. Krupa ◽  
Vladimir Loncar ◽  
...  
Keyword(s):  
Neural Network ◽  
Machine Learning ◽  
Open Source ◽  
Low Latency ◽  
Heterogeneous Cluster ◽  
Open Framework ◽  
The Neural Network ◽  
The Individual ◽  
High Level ◽  
Vivado Hls

  AIgean , pronounced like the sea, is an open framework to build and deploy machine learning (ML) algorithms on a heterogeneous cluster of devices (CPUs and FPGAs). We leverage two open source projects: Galapagos , for multi-FPGA deployment, and hls4ml , for generating ML kernels synthesizable using Vivado HLS. AIgean provides a full end-to-end multi-FPGA/CPU implementation of a neural network. The user supplies a high-level neural network description, and our tool flow is responsible for the synthesizing of the individual layers, partitioning layers across different nodes, as well as the bridging and routing required for these layers to communicate. If the user is an expert in a particular domain and would like to tinker with the implementation details of the neural network, we define a flexible implementation stack for ML that includes the layers of Algorithms, Cluster Deployment & Communication, and Hardware. This allows the user to modify specific layers of abstraction without having to worry about components outside of their area of expertise, highlighting the modularity of AIgean . We demonstrate the effectiveness of AIgean with two use cases: an autoencoder, and ResNet-50 running across 10 and 12 FPGAs. AIgean leverages the FPGA’s strength in low-latency computing, as our implementations target batch-1 implementations.

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