Xây dựng giải pháp trao đổi khóa IKEv2 sử dụng NIOS II trên FPGA

Tóm tắt—Giao thức Internet Key Exchange (IKE) là một giao thức thực hiện quá trình trao đổi khóa và thỏa thuận trong chế độ bảo mật IPSec. Để thực thi giao thức bảo mật IPSec tốc độ cao thì thường kết hợp giữa phần mềm và phần cứng trên vi mạch Field Programmable Gate Array (FPGA) [7], [8]. Trong đó, các thao tác mật mã, đóng gói và bóc tách gói tin được thực hiện bằng FPGA để đảm bảo thực hiện hệ thống IPSec tốc độ cao; giao thức trao đổi khóa IKE được thực hiện bằng phần mềm sử dụng hệ điều hành Linux nhúng. Trong bài báo này, nhóm tác giả giới thiệu giải pháp thực hiện giải thuật trao đổi khóa IKE sử dụng Nios II trên FPGA. Với cách tiếp cận này, nhóm tác giả đã tự tổ chức, xây dựng chương trình trên bộ vi xử lý, nhờ đó kiểm soát được toàn bộ dòng dữ liệu. Abstract—IKE (Internet Key Exchange) is a protocol that performs key exchange and agreement process in IPSec security mode. To implement high speed IPSec security protocol, it is often combined software and hardware on Field Programmable Gate Array (FPGA) [7], [8]. Therein, encryption, packet encapsulation and extraction operations will be performed by FPGA to ensure high speed IPSec system implementation; the IKE protocol is implemented by software using an embed Linux operating system. In this paper, the authors introduce the solution of implementing IKE key exchange algorithm using Nios II on FPGA. With this approach, the authors have organized and built the program on the microprocessor by themselves, therefore the entire data stream is controlled.

Download Full-text

Một giải pháp quản lý kết nối mật cho IPSec trên FPGA

Journal of Science and Technology on Information security ◽

10.54654/isj.v1i13.142 ◽

2021 ◽

Vol 1 (13) ◽

pp. 3-11

Author(s):

Phan Văn Kỷ ◽

La Hữu Phúc

Keyword(s):

Field Programmable Gate Array ◽

Data Exchange ◽

Internet Protocol ◽

Key Exchange ◽

Protocol Security ◽

Secure Protocol ◽

Field Programmable ◽

Gate Array ◽

Internet Protocol Security ◽

Internet Key Exchange

Tóm tắt—IPSec (Internet Protocol Security) là bộ giao thức an toàn nhằm bảo vệlưu lượng dữ liệu qua mạng Internet. Mỗi kết nối mật trong mô hình triển khai IPSec có một bộ thuật toán, tham số bảo mật riêng. Để đảm bảo các kết nối mật hoạt động ổn định trong môi trường truyền tin với băng thông lớn, việc quản lý nhiều kết nối mật đồng thời trên thiết bị IPSec đóng vai trò vô cùng quan trọng. Do tính phức tạp của quá trình quản lý, thông thường vấn đề này được thực hiện bằng phần mềm trên hệđiều hành. Giải pháp này bị hạn chế do quá trình trao đổi dữ liệu giữavi mạch Field Programmable Gate Array (FPGA) và bộ vi xử lý. Trong bài viết này, nhóm tác giả đưa ra một giải pháp tổ chức, quản lý kết nối mật sau khi sử dụng giao thức Internet Key Exchange (IKE) để trao đổi khóa cho IPSec trên FPGA sử dụng ngôn ngữ mô tả phần cứng, nhằm đáp ứng yêu cầu tốc độ cao với nhiều kết nối.Abstract—IPSec (Internet Protocol Security) is a secure protocol aiming to protect data traffic via the Internet. There is a separate set of algorithms and security parameters in each secure connection in the IPSec deployment model. In order to ensure stable connections in high-bandwidth environments, managing multiple secure connections simultaneously on IPSec devices holds a significant role. Due to the complexity of the management process, this is commonly done by software on the operating system. This solution is restricted due to data exchange between field-programmable gate array (FPGA) and microprocessor. In this article, a solution was proposed to organize and manage a confidential connection after using Internet Key Exchange (IKE) to exchange keys for IPSec directly using hardware description language on FPGA, aiming to meet high-speed requirements with many connections.

Download Full-text

High Speed FPGA Based 128-bit Advance Encryption Standard (AES)

International Journal of Sensors Wireless Communications and Control ◽

10.2174/2210327911666210201104151 ◽

2021 ◽

Vol 11 ◽

Author(s):

Ibrahem M. T. Hamidi ◽

Farah S. H. Al-aassi

Keyword(s):

High Throughput ◽

Field Programmable Gate Array ◽

High Speed ◽

Design Tool ◽

Advanced Encryption Standard ◽

Clock Frequency ◽

Advance Encryption Standard ◽

Field Programmable ◽

Internal Component ◽

Gate Array

Aim: Achieve high throughput 128 bits FPGA based Advanced Encryption Standard. Background: Field Programmable Gate Array (FPGA) provides an efficient platform for design AES cryptography system. It provides the capability to control over each bit using HDL programming language such as VHDL and Verilog which results an output speed in Gbps rang. Objective: Use Field Programmable Gate Array (FPGA) to design high throughput 128 bits FPGA based Advanced Encryption Standard. Method: Pipelining technique has used to achieve maximum possible speed. The level of pipelining includes round pipelining and internal component pipelining where number of registers inserted in particular places to increase the output speed. The proposed design uses combinatorial logic to implement the byte substitution. The s-box implemented using composed field arithmetic with 7 stages of pipelining to reduce the combinatorial logic level. The presented model has implemented using VHDL in Xilinix ISETM 14.4 design tool. Result: The achieved results were 18.55 Gbps at a clock frequency of 144.96 MHz and area of 1568 Slices in Spartan3 xc3s1000 hardware. Conclusion: The results show that the proposed design reaches a high throughput with acceptable area usage compare with other designs in the literature.

Download Full-text

Log-Domain Arithmetic for High-Speed Fuzzy Control on a Field-Programmable Gate Array

Soft Computing: State of the Art Theory and Novel Applications - Studies in Fuzziness and Soft Computing ◽

10.1007/978-3-642-34922-5_19 ◽

2013 ◽

pp. 269-287 ◽

Cited By ~ 1

Author(s):

Ali Razib ◽

Scott Dick ◽

Vincent Gaudet

Keyword(s):

Fuzzy Control ◽

Field Programmable Gate Array ◽

High Speed ◽

Field Programmable ◽

Gate Array ◽

Log Domain

Download Full-text

Novel Binary Signed-Digit Addition Algorithm for FPGA Implementation

Journal of Circuits System and Computers ◽

10.1142/s0218126620501364 ◽

2019 ◽

Vol 29 (09) ◽

pp. 2050136

Author(s):

Yuuki Tanaka ◽

Yuuki Suzuki ◽

Shugang Wei

Keyword(s):

Field Programmable Gate Array ◽

High Speed ◽

Number System ◽

Logic Circuit ◽

Fpga Implementation ◽

Number Representation ◽

Representation System ◽

Representation Systems ◽

Field Programmable ◽

Gate Array

Signed-digit (SD) number representation systems have been studied for high-speed arithmetic. One important property of the SD number system is the possibility of performing addition without long carry chain. However, many numbers of logic elements are required when the number representation system and such an adder are realized on a logic circuit. In this study, we propose a new adder on the binary SD number system. The proposed adder uses more circuit area than the conventional SD adders when those adders are realized on ASIC. However, the proposed adder uses 20% less number of logic elements than the conventional SD adder when those adders are realized on a field-programmable gate array (FPGA) which is made up of 4-input 1-output LUT such as Intel Cyclone IV FPGA.

Download Full-text