Double data rate SYNCHRONOUS DRAMs in high performance applications

Author(s):  
A.B. Cosoroaba
Keyword(s):  
2018 ◽  
Vol 8 (12) ◽  
pp. 2527 ◽  
Author(s):  
Moh. Khalid Hasan ◽  
Mostafa Zaman Chowdhury ◽  
Md. Shahjalal ◽  
Van Thang Nguyen ◽  
Yeong Min Jang

Optical camera communication (OCC) is a technology in which a camera image sensor is employed to receive data bits sent from a light source. OCC has attracted a lot of research interest in the area of mobile optical wireless communication due to the popularity of smartphones with embedded cameras. Moreover, OCC offers high-performance characteristics, including an excellent signal-to-interference-plus-noise ratio (SINR), high security, low interference, and high stability with respect to varying communication distances. Despite these advantages, OCC suffers from several limitations, the primary of which is the low data rate. In this paper, we provide a comprehensive analysis of the parameters that influence the OCC performance. These parameters include the camera sampling rate, the exposure time, the focal length, the pixel edge length, the transmitter configurations, and the optical flickering rate. In particular, the focus is on enhancing the data rate, SINR, and communication distance, which are the principal factors determining the quality of service experienced by a user. The paper also provides a short survey of modulation schemes used in OCC on the basis of the achieved data rate, communication distance, and possible application scenarios. A theoretical analysis of user satisfaction using OCC is also rendered. Furthermore, we present the simulation results demonstrating OCC performance with respect to variations in the parameters mentioned above, which include the outage probability analysis for OCC.


2017 ◽  
Author(s):  
Αναστάσιος Ψαρράς

Τις τελευταίες δύο δεκαετίες, πραγματοποιήθηκε μια θεμελειώδης αλλαγή στον τομέα της σχεδίασης ψηφιακών συστημάτων: η μετάβαση στην πολυ-πύρηνη εποχή. Όπως είναι φυσικό, οι ενσωμάτωση πολλών πυρήνων σε ένα ολοκληρωμένο κύκλωμα έχει αναβαθμίσει την κρισμότητα του υλικού διασύνδεσης, το οποίο είναι πλέον υπεύθυνο για την ικανοποίηση των αυξημένων απαιτήσεων επικοινωνίας. Λόγω της ευκολίας τους να ανταποκρίνονται στην κλιμάκωση, τα Δίκτυα σε Ολοκληρωμένα Κυκλώματα (Networks-on-Chip -- NoC), έχουν καθιερωθεί ώς το de facto μέσο επικοινωνίας μεταξύ των μονάδων επεξεργασίας των πολυ-πύρηνων συστημάτων. Για να συνεχίσουν να ανταποκρίνονται στις απαιτήσεις των μελοντικών συστημάτων, που θα αποτελούνται από εκατοντάδες πυρήνες, είναι επιτακτική η ανάγκη να μειώνεται το κόστος των δικτύων αυτών, χωρίς να θυσιάζεται η δικτυακή τους επίδοση.Σε αυτά τα πλαίσια, προτείνουμε τρείς εναλλακτικές αρχιτεκτονικές που ενισχύουν σημαντικά την απόδοση των Δικτύων σε Ολοκληρωμένα Κυκλώματα, ή οδηγούν στη μείωση της καταναλώμενης ισχύος τους.Η πρώτη είναι μια αρχιτεκτονική διασωληνωμένου δρομολογητή, το ShortPath, που καταφέρνει για πρώτη φορά να παραλληλοποιήσει τα στάδια δέσμευσης πόρων ενός δρομολογητή εικονικών καναλιών, χωρίς να καταφεύγει σε τεχνικές εικασιών. Το ShortPath ενισχύεται από έναν μηχανισμό παράκαμψης σταδίων διασωλήνωσης, με τον οποίο τα πακέτα παρακάμπτουν με παραγωγικό τρόπο όλα τα στάδια διασωλήνωσης του δρομολογητή χωρίς συμφόρηση.Οι άλλες δυο αρχιτεκτονικές εκμεταλλεύονται την ταχύτητα των καλωδίων του κυκλώματος για την ταχεία μετάδοση των πακέτων στα κανάλια μεταξύ δυο δρομολογητών (που απέχουν ελάχιστα χιλιοστά μεταξύ τους) σε μισό κύκλο ρολογιού. Μελετάται η εφαρμογή αυτού του κανόνα ρολογιού σε δυο εναλλακτικές αρχιτεκτονικές, που επιτρέπουν κανάλια μισού κύκλου και Διπλού Ρυθμού Μετάδοσης (Double Data Rate -- DDR). Οι προτεινόμενες προσεγγίσεις είτε ενισχύουν σημαντικά τις δικτυακές επιδόσεις, είτε οδηγούν σε μείωση της έκτασης και της κατανάλωσης ενέργειας του δικτύου. Αν και δεν είναι προφανές με την πρώτη ματιά, τα κανάλια μισού κύκλου ανοίγουν νέες δυνατότητες στη μείωση της χωρητικότητας των καλωδίων, κάνοντας έτσι ευκολότερη την εφαρμογή αυτής της τεχνικής σε κανάλια ακόμα μεγαλύτερου μήκους. Για τη διασωλήνωση μακρύτερων καναλιών, προτείνονται πρωτότυποι Ελαστικοί Ενταμιευτές διπλής ροής και διπλού ρυθμού μετάδοσης δεδομένων, με ενσωματωμένες λειτουργίες ελέγχου ροής δεδομένων.Με την εξέλιξη των πολυ-πύρηνων αρχιτεκτονικών, οι απαιτήσεις του συστήματος από το δίκτυο αυξάνονται. Πέρα από την υψηλή απόδοση και τη φυσική κλιμάκωση, απαιτείται η παροχή ειδικευμένων λειτουργιών, όπως η δικτυακή εικονικοποίηση, η απομόνωση των ροών και οι παροχή εγγυημένης ποιότητας υπηρεσιών. Παρόλο που οι παραδοσιακές αρχιτεκτονικές που υποστηρίζουν εικονικά κανάλια διαθέτουν ήδη τους πόρους για το διαχωρισμό των ροών, η αλληλοπαρεμβολή μεταξύ των ροών εξακολουθεί να υφίσταται, με αποτέλεσμα η δικτυακή επίδοση των διαφορετικών εικονικών καναλιών να αλληλοεπηρεάζεται αρνητικά.Ανταποκρινόμενοι σε αυτές τις απαιτήσεις, παρουσιάζουμε το PhaseNoC, μια αρχιτεκτονική δρομολογητών με εικονικά κανάλια, που πετυχαίνει πραγματική μη-παρεμβολή των ροών, εφαρμόζοντας πολύπλεξη διαίρεσης χρόνου στο επίπεδο των εικονικών καναλιών. Οι διαφορετικές ροές, ή οι διαφορετικές κλάσεις εφαρμογών, αντιστοιχίζονται σε διαφορετικά εικονικά κανάλια, και παραμένουν απομονωμένες μεταξύ τους, τόσο στο επίπεδο του εσωτερικού των δρομολογητών, όσο και στο επίπεδο του δικτύου συνολικά. Η επιβάρυνση στην καθυστέρηση τω πακέτων ελαχιστοποιείται μετά από κατάλληλο προγραμματισμό των ροών σε λειτουργία φάσεων, που εφαρμόζεται σε οποιαδήποτε τοπολογία δικτύου. Όταν δεν απαιτείται αυστηρή απομόνωση, η προτεινόμενη αρχιτεκτονική χρησιμοποιεί την πρωτότυπη τεχνική ευκαιριακής κλοπής εύρους ζώνης, έτσι ώστε να ενσχύσει ακόμη περισσότερο τις επιδόσεις του δικτύου.


2013 ◽  
Vol 2013 (1) ◽  
pp. 000223-000227 ◽  
Author(s):  
Zhuowen Sun ◽  
Kevin Chen ◽  
Richard Crisp

The recent explosion of thin notebooks and tablets has challenged the IC packaging industry to come up with new solutions of DRAM integration onto motherboard. Beyond traditional SO-DIMMs, innovative memory solutions should perform well at high speed (1600 MT/s) with much reduced footprint and z-height, while leveraging current manufacturing infrastructure for lower cost and also enabling simpler and cheaper motherboard design. To accomplish all the goals stated above for high-performance on-board memory applications, we showed a new DIMM-in-a-Package (DIAP) technology. This 22.5×17.5×1.2mm quad-die face-down (QFD) part has four standard center bond DDR3L dies (each ×16) face-down, which are wire-bonded to the bottom layer of the 407-ball BGA package. This judiciously designed package places data nets at the peripheral and command/control/address nets in the middle of the BGA. As such, motherboard design and layout were substantially simplified to allow the use of low-cost non-HDI Type 3 board for signal integrity performance comparable to expensive HDI boards. The QFD™ ball assignment could accommodate future memory density expansion and different memory type (e.g. LPDDR3, DDR4). It also enables dual-rank operations in each channel when double-sided assembly is used. We successfully demonstrated in production build that 1GB ×64 DDR3L QFD with data rate of 1600 MT/s can be achieved on a Type 3 motherboard for the Intel Haswell mobile platform in dual-channel dual-rank operation. A balanced-T Command/Address topology between the processor and the memory was implemented in a DELL XPS 12 Ultrabook. Channel simulations including chip, package and board were performed. We also conducted cross-talk analysis up to 9 aggressors to take into account the timing impact from the dense routing inside QFD. Layout optimization techniques for best signal integrity, such as trace length matching and stub length minimization, were discussed in detail and applied to both package and motherboard design. Lastly, we also presented and discussed DIAPs currently under study with different memory bus topologies for even higher data rate up to 2400 MT/s using the same QFD technology. Our results and analysis demonstrated DIAP using wirebond-based QFD technology as a viable candidate for the compact, low-cost, high-performance on-board memory solution. We have identified several key aspects of DIAP architecture design and physical layout that are strongly impacting the SI of QFD parts at rate >1600 MT/s and that could be optimized for DDR4 operations. QFD DIAP can become an attractive low-cost, high-performance option for many OEMs and ODMs in various mobile, personal and network computing platforms.


2000 ◽  
Vol 36 (1) ◽  
pp. 177-182 ◽  
Author(s):  
I. Tagawa ◽  
T. Koshikawa ◽  
Y. Sasaki

2009 ◽  
Vol E92-D (4) ◽  
pp. 727-731 ◽  
Author(s):  
Dong KIM ◽  
Kwanhu BANG ◽  
Seung-Hwan HA ◽  
Chanik PARK ◽  
Sung Woo CHUNG ◽  
...  

Integration ◽  
2016 ◽  
Vol 55 ◽  
pp. 30-42 ◽  
Author(s):  
Jingyang Zhu ◽  
Zhiliang Qian ◽  
Chi-Ying Tsui

Sign in / Sign up

Export Citation Format

Share Document