Pre-route noise estimation in deep submicron integrated circuits

2003 ◽  
Author(s):  
M.R. Becer ◽  
D. Blaauw ◽  
R. Panda ◽  
I.N. Hajj
Keyword(s):  
Integrated Circuits ◽  
Deep Submicron ◽  
Noise Estimation

Combine Micro-Probing and OBIRCH to Catch Non-Recognizable Fault in RF and Mixed-Mode Integrated Circuits

2007 ◽  
Author(s):  
Cha-Ming Shen ◽  
Yen-Long Chang ◽  
Lian-Fon Wen ◽  
Tan-Chen Chuang ◽  
Shi-Chen Lin ◽  
...  
Keyword(s):  
Integrated Circuits ◽  
Radio Frequency ◽  
Failure Analysis ◽  
Case Studies ◽  
Mixed Mode ◽  
Failure Mechanisms ◽  
Deep Submicron ◽  
Digital Logic ◽  
Successful Approach ◽  
Cmos Processes

Abstract Highly-integrated radio frequency and mixed-mode devices that are manufactured in deep-submicron or more advanced CMOS processes are becoming more complex to analyze. The increased complexity presents us with many eccentric failure mechanisms that are uniquely different from traditional failure mechanisms found during failure analysis on digital logic applications. This paper presents a novel methodology to overcome the difficulties and discusses two case studies which demonstrate the application of the methodology. Through the case studies, the methodology was proven to be a successful approach. It is also proved how this methodology would work for such non-recognizable failures.

Timing analysis and power integrity of integrated circuits in technologies below 60nm

2019 ◽  
Author(s):  
Μιχαήλ Τσιαμπάς
Keyword(s):  
Integrated Circuits ◽  
Timing Analysis ◽  
Deep Submicron ◽  
Power Integrity

Η τεχνολογία συνεχίζει να εξελίσσεται, μειώνοντας τα μεγέθη των τρανζίστορ αποσκοπώντας και στη μείωση των ονομαστικών τάσεων τροφοδοσίας ως τον ευκολότερο τρόπο μείωσης του αποτυπώματος ισχύος. Ταυτόχρονα, οι σύγχρονες deep submicron τεχνολογίες, έχουν σταματήσει να ακολουθούνε το νόμο του Moore αναφορικά με τα όρια τάσης, μειώνοντας το περιθώριο κανονικής λειτουργίας για κάθε device στα ολοκληρωμένα κυκλώματα. Επιπλέον, η μείωση των μεγεθών των τρανζίστορ οδηγεί σε αναλογική αύξηση της αντοχής των μεταλλικών στρωμάτων, ειδικά στις χαμηλότερες στρώσεις μετάλλων. Η βιομηχανία κινείται σταδιακά προς την κατεύθυνση της παραγωγής κυκλωμάτων Multi-core, Multi-die και Multi-GHz, γεγονός που συνεπάγεται μεγαλύτερα ολοκληρωμένα κυκλώματα, που λειτουργούν σε ακόμη υψηλότερες συχνότητες. Το μέγεθος των σύγχρονων ολοκληρωμένων κυκλωμάτων, τόσο από την άποψη του αριθμού των στοιχείων όσο και του μεγέθους του δικτύου διανομής ισχύος, καθώς και η ταυτόχρονη λογική μετάβαση των devices σε υψηλές συχνότητες (με μεγαλύτερη ταχύτητα) και η μεγαλύτερη αντίσταση του δικτύου παροχής ηλεκτρικού ρεύματος επιδεινώνουν τον θόρυβο τροφοδοσίας (πτώση τάσης) κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Το φαινόμενο της πτώσης τάσης είναι πλέον το σημαντικότερο πρόβλημα, δημιουργόντας πάντα στους σχεδιαστές μια αμφιβολία για το εάν η τάση που φτάνει στα λογικά κελιά είναι αρκετή για να είναι τα καταστήσει λειτουργικά. Μικρές αλλαγές στην τάση τροφοδοσίας μπορούν να προκαλέσουν εκθετικές αλλαγές στις καθυστερήσεις των πυλών, οι οποίες μπορεί να προκαλέσουν προβλήματα χρονισμού, εκτός εάν υπάρξει μια μεθοδολογία που να μπορεί να γνωρίζει και να χρησιμοποιεί την ακριβή τάση πανω απο καθε device του ολοκληρωμένου κατα τη διάρκεια της ανάλυσης χρονισμού. Η σύνδεση του φαινομένου της πτώσης τάσης και του στατικού χρόνου καθίσταται απαραίτητη. Ακόμη και τα χειρότερα μονοπάτια που προκύπτουν πραγματοποιώντας μια Στατική Ανάλυση Χρόνου μπορεί να είναι πολύ ευαίσθητα στις διακυμάνσεις τάσης, επομένως μπορεί να υπάρχει κάποιος συνδιασμός διανυσμάτων εισόδου για προσομοίωση το οποίο θα προκαλέσει παραβίαση του χρονισμού. Στον χώρο του EDA, οι αναλύσεις πάντα στοχεύουν στις χειρότερες συνθήκες. Η ανάλυση Ακεραιότητας Ισχύος απαιτεί την δημιουργία δραστηριότητας στο υπο δοκιμή ολοκληρωμένο κύκλωμα, κάτι το οποίο προέρχεται είτε από vectorless μεθόδους είτε από vector driven, προκειμένου να εντοπιστεί η χειρότερη περίπτωση πτώσης τάσης και μέγιστης κατανάλωσης ενέργειας. Από την άλλη πλευρά, η παραδοσιακή Ανάλυση Χρόνισμού δεν καταφέρνει να συμπεριλάβει το φαινόμενο της πτώσης τάσης χωρίς να παράξει πολυ πεσιμιστικά αποτελέσματα. Λαμβάνοντας υπόψην την πολυπλοκότητα των σύγχρονων ολοκληρωμένων, τον αριθμό όλων των δυνατών εισόδων και τις αλληλεπιδράσεις που λαμβάνουν χώρα κατά τη διάρκεια της προσομοίωσης, είναι πρακτικά αδύνατο να βρεθεί ο συνδιασμός εισόδων, ο οποίος να οδηγήσει στη χειρότερη πτώσης τάσης και συνεπώς στη χειρότερη καθυστέρηση του ολοκληρωμένου, συνιστώντας ένα πρόβλημα που δεν μπορεί να επιλυθεί αναλυτικά.Στη παρούσα διατριβή παρουσιάζονται καινοτόμες μεθοδολογίες τόσο για την Ανάλυση Ακεραιότητας Ισχύος όσο και για την Ανάλυση Χρόνισμου των σύγχρονων Ολοκληρωμένων Κυκλωμάτων σε τεχνολογίες πολύ μικρών διαστάσεων. Οι μεθοδολογίες που παρουσιάζοντια συμμορφώνονται με όλα τα βιομηχανικά πρότυπα (μορφές αρχείων και εργαλεία). Η ανάλυση ακεραιότητας ισχύος αποτελείται από έναν πολύ γρήγορο και εξαιρετικά ακριβή προσομοιωτή με δυνατότητα προσομοίωσης του δικτύου τροφοδοσίας, αντιμετωπίζοντας το πρόβλημα των άρρηκτα συνδεδεμένων επιπτώσεων της πτώσης τάσης στο χρονισμό, κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Η μεθοδολογία υπολογίζει επίσης τη χειρότερη τάση τροφοδοσίας για όλα τα devices. Οι προτεινόμενες μεθοδολογίες ανάλυσης χρονισμού έχουν αποδειχθεί πολύ πιο ακριβείς σε σχέση με τις υφιστάμενες μεθοδολογίες στο χώρο, εισάγοντας τη στατιστική Δυναμική Ανάλυση Χρόνου με βάση τα αποτελέσματα της προτεινόμενης μεθοδολογίας Ανάλυσης Ισχύος. Για τα τμήματα στατιστικών εκτιμήσεων των μεθοδολογιών, χρησιμοποιήθηκε ένας ισχυρός μηχανισμός στατιστικής πρόβλεψης σε δύο υλοποιήσεις λογισμικού.

Metal Removal Efficiency in Deep Submicron Trenches by Wet Chemicals

2014 ◽  
Vol 219 ◽  
pp. 32-35
Author(s):  
Philippe Garnier ◽  
Nathalie Drogue ◽  
Romain Duru
Keyword(s):  
Integrated Circuits ◽  
Removal Efficiency ◽  
Metal Contamination ◽  
Metal Removal ◽  
Deep Submicron ◽  
Metals Removal ◽  
Silicon Trenches

Metal contamination impact on transistors’ degradation has been widely studied. Nonetheless, most of the work has been performed on blanket wafers, or based on punctual yield crisis during the integrated circuits’ manufacturing. This paper proposes a comparison of the contamination and metals removal efficiency between blanket wafers and inside deep silicon trenches.

How to Interpret the Reflected Laser Probe Signal of Multiple Elementary Substructures in Very Deep Submicron Technologies

2013 ◽  
Author(s):  
M.M. Rebaï ◽  
F. Darracq ◽  
D. Lewis ◽  
P. Perdu ◽  
K. Sanchez
Keyword(s):  
Integrated Circuits ◽  
Laser Beam ◽  
Basic Structure ◽  
Spot Size ◽  
Deep Submicron ◽  
Laser Spot ◽  
Probe Signal ◽  
Laser Spot Size ◽  
Laser Probe ◽  
Complex Information

Abstract The constant size reduction of the elementary structures in integrated circuits (ICs) and their increasing complexity pushes laser probing techniques to their limits. For old technologies these techniques were powerful tools in defects detection and internal analysis, but now the major limitations of the laser spot size implies the understanding of the complex information contained in the reflected beam when it covers an area of multiple elementary structures. Knowing the contribution of each elementary structure covered by the laser spot in the reflected laser beam is the key to have a good analysis and interpretation of the probed area. In this paper we will expose the different parameters that modify the intensity of a laser beam and the contribution of a basic structure covered by a big laser spot size as well as the systematic approach we have built to deal with this challenging reflected laser probe signal from multiple elementary substructures in very deep submicron technologies.

THE ALGORITHMIC BASIS OF MODELLING OF FAILURES FROM EXPOSURE TO HEAVY CHARGED PARTICLES IN VLSI, MADE BY DEEP-SUBMICRON TECHNOLOGIES

2016 ◽  
Vol 8 (3) ◽  
pp. 36-38 ◽  
Author(s):  
Ачкасов ◽  
A. Achkasov ◽  
Яньков ◽  
A. Yankov ◽  
Зольников ◽  
...  
Keyword(s):  
Integrated Circuits ◽  
Charged Particles ◽  
Deep Submicron ◽  
Heavy Charged Particles ◽  
Semiconductor Structures

In the article the questions of modeling of failures of all types from exposure to heavy charged particles in semiconductor structures for integrated circuits, made by deep-submicron technologies. Based on the simulation estimates of the dependence of failure section from the amount of energy of the particles.

scholarly journals A modified prefix operator well suited for area-efficient brick-based adder implementations

2011 ◽  
Vol 9 ◽  
pp. 289-295
Author(s):  
I. Rust ◽  
T. G. Noll
Keyword(s):  
Integrated Circuits ◽  
High Speed ◽  
Short Circuit ◽  
Cmos Technology ◽  
Deep Submicron ◽  
Classical Operator ◽  
Signal Combination ◽  
Short Circuit Currents ◽  
Prefix Adders ◽  
Sub Wavelength

Abstract. The implementation of integrated circuits becomes more and more difficult in the Ultra-Deep-Submicron regime due to sub-wavelength lithography issues. An approach called Brick-Based Design was recently proposed to eliminate the disadvantages of staying with the classical approach to layout design. Prefix adders are a core component in a wide variety of applications due to their high speed and regular topology. In this paper, a modified prefix operator for prefix adders is proposed which is well suited for brick-style layout implementation and, in addition, offers an increase in efficiency. The proposed operator makes it possible to use a mirror gate for the generation of both generate and propagate signals, which exhibits a forbidden input signal combination. This "forbidden state" causes an increase in power dissipation due to transient short circuit currents. The effect of the forbidden state was quantified as part of a comparison against the classical prefix operator, based on 64-bit Sklansky adders implemented in a 40-nm CMOS technology. The effects of the forbidden state were found to be well acceptable. The implementation of the adder based on the proposed prefix operator reduces the area by 29% while increasing the power by 13% compared to one based on the classical operator.

Sign in / Sign up

Export Citation Format

Share Document