Industrial Applications of Emulation Techniques for the Early Evaluation of Secure Low-Power Embedded Systems

2014 ◽  
pp. 328-346
Author(s):  
Norbert Druml ◽  
Manuel Menghin ◽  
Christian Steger ◽  
Armin Krieg ◽  
Andreas Genser ◽  
...  
Keyword(s):  
Embedded Systems ◽  
Low Power ◽  
Network Models ◽  
Industrial Applications ◽  
Early Evaluation ◽  
Traditional System ◽  
Verification Time ◽  
On Chip ◽  
High Level ◽  
Verification Methodology

Embedded systems that follow a secure and low-power design methodology are, besides keeping strict design constraints, heavily dependent on comprehensive test and verification procedures. The large set of possible test vectors and the increasing density of System-on-Chip designs call for the introduction of hardware-accelerated techniques to solve the verification time problem. As already described earlier, emulation-based methodologies based on FPGA evaluation platforms prove capable of providing a solution compared to traditional system simulation. This chapter gives an introduction into a multi-disciplinary emulation-based design evaluation and verification methodology that is based on various techniques that have been presented in chapter 5. Test and verification capabilities are enhanced by the augmentation of this approach using model-based analysis units: gate-level-based power consumption models, power supply network models, event-based performance monitors, and high-level fault modes. The feasible usage of this verification methodology in the field of contactlessly powered smart cards is finally demonstrated using several industrial case studies.

Efficient Instruction and Data Caching for High Performance Embedded Processors

1970 ◽  
pp. 9
Author(s):  
A. Ferrerón Labari ◽  
D. Suárez Gracia ◽  
V. Viñals Yúfera
Keyword(s):  
Embedded Systems ◽  
Power Consumption ◽  
Low Power ◽  
Interconnection Networks ◽  
High Performance ◽  
Critical Issue ◽  
Content Management ◽  
Structure Design ◽  
Portable Devices ◽  
On Chip

In the last years, embedded systems have evolved so that they offer capabilities we could only find before in high performance systems. Portable devices already have multiprocessors on-chip (such as PowerPC 476FP or ARM Cortex A9 MP), usually multi-threaded, and a powerful multi-level cache memory hierarchy on-chip. As most of these systems are battery-powered, the power consumption becomes a critical issue. Achieving high performance and low power consumption is a high complexity challenge where some proposals have been already made. Suarez et al. proposed a new cache hierarchy on-chip, the LP-NUCA (Low Power NUCA), which is able to reduce the access latency taking advantage of NUCA (Non-Uniform Cache Architectures) properties. The key points are decoupling the functionality, and utilizing three specialized networks on-chip. This structure has been proved to be efficient for data hierarchies, achieving a good performance and reducing the energy consumption. On the other hand, instruction caches have different requirements and characteristics than data caches, contradicting the low-power embedded systems requirements, especially in SMT (simultaneous multi-threading) environments. We want to study the benefits of utilizing small tiled caches for the instruction hierarchy, so we propose a new design, ID-LP-NUCAs. Thus, we need to re-evaluate completely our previous design in terms of structure design, interconnection networks (including topologies, flow control and routing), content management (with special interest in hardware/software content allocation policies), and structure sharing. In CMP environments (chip multiprocessors) with parallel workloads, coherence plays an important role, and must be taken into consideration.

Low-Power Code Memory Integrity Verification Using Background Cyclic Redundancy Check Calculator Based on Binary Code Inversion Method

2016 ◽  
Vol 25 (07) ◽  
pp. 1650068
Author(s):  
Daejin Park
Keyword(s):  
Low Power ◽  
Flash Memory ◽  
Binary Code ◽  
Inversion Method ◽  
Cyclic Redundancy Check ◽  
Integrity Verification ◽  
Verification Time ◽  
Average Current ◽  
On Chip ◽  
Background Mode

The integrity verification of on-chip flash memory data as code memory is becoming important in microcontroller-based applications such as automotive systems. On-the-fly memory fail-detection requires a fast detection method in the seamless background mode without any interruption of CPU operation and low-power flash access hardware to provide safety-conscious execution of the user-programmed firmware during system operations. In this paper, newly-designed read-path architecture based on the binary inversion techniques is proposed for on-chip flash-embedded microcontrollers. The proposed binary inversion method also enables fail-safe, low-power memory access with zero hardware overhead by embedding the scramble flags on the cyclic redundancy check (CRC) protection code. Time-multiplexed CRC calculation for bit-inversion binary code is automatically executed with the silent background mode during CPU idle time without any CPU wait cost. The implementation result shows that the de-inversion procedure could be achieved with just an additional 1,024 bits CRC data in the case of 64 sectors for 4 KB flash memory by reducing 75% of the area of the previous work. The code memory integrity verification time in the seamless background mode is about 30% of the conventional foreground method. The total average current during the code execution for DhrystoneTM benchmark uses just 15% of the basement.

scholarly journals High level modeling of Dynamic Reconfigurable FPGAs

2009 ◽  
Vol 2009 ◽  
pp. 1-15 ◽  
Author(s):  
Imran Rafiq Quadri ◽  
Samy Meftali ◽  
Jean-Luc Dekeyser
Keyword(s):  
Embedded Systems ◽  
System Modeling ◽  
Unified Modeling Language ◽  
Modeling And Analysis ◽  
Model Driven ◽  
Fine Grain ◽  
Industry Standard ◽  
On Chip ◽  
High Level ◽  
Abstraction Levels

As System-on-Chip (SoC) based embedded systems have become a defacto industry standard, their overall design complexity has increased exponentially in recent years, necessitating the introduction of new seamless methodologies and tools to handle the SoC codesign aspects. This paper presents a novel SoC co-design methodology based on Model Driven Engineering and the Modeling and Analysis of Real-Time and Embedded Systems (MARTE) standard, permitting us to raise the abstraction levels and allows to model fine grain reconfigurable architectures such as FPGAs. Extensions of this methodology have enabled us to integrate new features such as Partial Dynamic Reconfiguration supported by Modern FPGAs. The overall objective is to carry out system modeling at a high abstraction level expressed in a graphical language like Unified Modeling Language (UML) and afterwards transformation of these models automatically generate the necessary code for FPGA synthesis.

A Novel Prototyping and Evaluation Framework for NoC-Based MPSoC

2013 ◽  
Vol 4 (3) ◽  
pp. 1-24 ◽  
Author(s):  
K. Tatas ◽  
K. Siozios ◽  
A. Bartzas ◽  
C. Kyriacou ◽  
D. Soudris
Keyword(s):  
Rapid Prototyping ◽  
Automated Design ◽  
Network On Chip ◽  
Register Transfer Level ◽  
Evaluation Framework ◽  
Design Flow ◽  
Verification Time ◽  
Cost Simulation ◽  
On Chip ◽  
High Level

This paper presents a framework for high-level exploration, Register Transfer-Level (RTL) design and rapid prototyping of Network-on-Chip (NoC) architectures. From the high-level exploration, a selected NoC topology is derived, which is then implemented in RTL using an automated design flow. Furthermore, for verification purposes, appropriate self-checking testbenches for the verification of the RTL and architecture files for the semi-automatic implementation of the system in Xilinx EDK are also generated, significantly reducing design and verification time, and therefore Non-Recurring Engineering (NRE) cost. Simulation and FPGA implementation results are given for four case studies multimedia applications, proving the validity of the proposed approach.

scholarly journals ON CHIP MEMORY REDUCTION TECHNIQUE FOR DATA DOMINATED EMBEDDED SYSTEMS

2014 ◽  
pp. 130-136
Author(s):  
Srilatha Chepure ◽  
Guru C.V. Rao ◽  
Prabhu G. Benakop
Keyword(s):  
Embedded Systems ◽  
Speech Processing ◽  
Array Processing ◽  
Cost Effective ◽  
Loop Transformation ◽  
Memory Module ◽  
Memory Size ◽  
Memory Reduction ◽  
On Chip ◽  
High Level

This paper proposes an approach for optimization of on-chip memory size in data dominated embedded systems. Large amount of array processing is being involved in this category. In order to produce a cost effective system, efficient designing of memory module is quite critical. The memory module configuration being selected by the designer should be well suitable for the application. In this regard, this paper presents a methodology for effective optimization of on-chip memory. For sensitive applications involving large array processing, the entire processing has to be done using embedded modules. While using such module s, care should be taken to meet optimized profile for the design metrics. With help of loop transformation technique, relatively a good amount of memory size requirement is reduced for the arrays. This approach results in a very close memory estimate and an effective optimization. This methodology can be further extended to meet the high level memory optimization applications based on cache characteristics. Speech processing front end mechanism is implemented and shows that this approach gives up to an achievement 61.3% reduction of overall system memory requirement over the estimation approach. Results are provided in terms of comparison of the two approaches of memory estimation and optimization with respect to both of the program and data segments.

Design methodologies for resource management of many-core embedded systems

2018 ◽  
Author(s):  
Βασίλειος Τσούτσουρας
Keyword(s):  
Resource Management ◽  
Embedded Systems ◽  
Network On Chip ◽  
Edge Computing ◽  
High Level Synthesis ◽  
Design Methodologies ◽  
On Chip ◽  
High Level ◽  
Many Core

Τα σύγχρονα ενσωματωμένα συστήματα, περιέχουν πληθώρα σύνθετων υπολογιστικών συσκευών συμπεριλαμβάνοντας αρχιτεκτονικά πλούσιους επεξεργαστές υψηλού κόστους, ετερογενείς συσκευές καθώς και πολυπύρηνους επεξεργαστές. Συνάμα, στο επίπεδο του συστήματος, έχουν προταθεί νέες αρχιτεκτονικές που επεκτείνουν την ιδέα του Διαδικτύου των Πραγμάτων (ΙοΤ), κάνοντας χρήση μιας πολύ-επίπεδης κατανεμημένης υποδομής, γνωστή ως υπολογισμός στα άκρα του δικτύου (Edge computing). Η σύλληψη αυτής της υποδομής πηγάζει από την ανάγκη να αντιμετωπιστούν μια σειρά από ανεπάρκειες της αρχικής υποδομής του ΙοΤ, που ήταν βασισμένη στο Νέφος (Cloud) και ήταν ως εκ τούτου εξαρτημένη από αυτό, έπασχε από προβλήματα συνδεσιμότητας και οδηγούσε σε μη αποδεκτά μεγάλες ανάγκες για επικοινωνία από τις ΙοΤ συσκευές προς το Νέφος. Στις προτεινόμενες υπολογιστικές υποδομές, προκύπτει η ανάγκη συνεργασίας των υπολογιστικών κόμβων με σκοπό να εκτελεστεί η ποικιλία των εργασιών που προέρχονται από τα εξαιρετικά δυναμικά χαρακτηριστικά του συστήματος, το οποίο περιλαμβάνει κινούμενους χρήστες και αδυναμία πρόβλεψης των αιτημάτων εκτέλεσης εφαρμογών. Επιπρόσθετα, οι νέες υπό ανάπτυξη εφαρμογές, πρέπει να έχουν σχεδιαστεί έχοντας υπόψιν την κατανομή των συσκευών, ώστε να είναι σε θέση να επωφεληθούν πλήρως από την ανανεωμένη υποδομή.Η τρέχουσα διατριβή ξεκινά εστιάζοντας στις απαιτήσεις και τον σχεδιασμό εφαρμογών που απευθύνονται σε ενσωματωμένα συστήματα πολλαπλών κόμβων. Οι υπό σχεδίαση εφαρμογές προέρχονται από τον ιατρικό κλάδο και ως εκ τούτου οι σχεδιαστικές απαιτήσεις τους δεν περιορίζονται στην υψηλή απόδοση, καθώς η ορθή και ακριβής λειτουργία των συσκευών είναι κρίσιμη για τον εν λόγω τομέα. Οι υπό ανάπτυξη εφαρμογές που στοχεύουν στην ΙοΤ αρχιτεκτονική, σχεδιάζονται ώστε να περιλαμβάνουν διακριτά, διαδοχικά στάδια εκτέλεσης που αποτελούν διαφορετικές δυναμικές διαμορφώσεις της συσκευής ώστε να μπορεί μια εφαρμογή να εκτελεστεί αποτελεσματικά σε ένα περιβάλλον που κομμάτια της ανατίθενται να εκτελεστούν σε άλλες συσκευές πύλες (Gateways). Κεφάλαια της διατριβής αφορούν επίσης τον αυτοματοποιημένο συ-σχεδιασμό υλικού και λογισμικού με χρήση σύνθεσης υψηλού επιπέδου (High Level Synthesis), ώστε να χτιστούν επιταχυμένες εκδόσεις υπολογιστικών πυρήνων για συστήματα που συνδυάζουν κεντρικές μονάδες επεξεργασίας (CPU) καθώς και επαναδιαμορφούμενο υλικό (FPGA). Οι μεθοδολογίες αυτές καταφέρουν αξιοσημείωτη μείωση στον χρόνο εκτέλεσης των υπολογιστικά απαιτητικών τμημάτων των ΙοΤ εφαρμογών.Αναφορικά με τον σχεδιασμό μιας ΙοΤ πύλης (Gateway), η χρήση ενός πολυπύρηνου συστήματος με διασύνδεση Δικτύου-σε-Ψηφίδα (Network-on-Chip) θεωρείται ως μια υποσχόμενη σχεδιαστική επιλογή ικανή να πληροί τις υπολογιστικές και επικοινωνιακές ανάγκες που προκύπτουν από την συνεργασία την πύλης με πληθώρα ΙοΤ συσκευών. Ωστόσο, το πολυπύρηνο σύστημα χρειάζεται έναν αποδοτικό μηχανισμό δυναμικής διαχείρισης των πόρων του, ώστε να αποδώσει τις αναμενόμενες επιδόσεις. Δεδομένης της πολυπλοκότητας της δυναμικής χαρτογράφησης (mapping) πολλών εφαρμογών σε ένα πολυπύρηνο σύστημα, σχεδιάστηκε και αναπτύχθηκε ένας Κατανεμημένος Δυναμικός Διαχειριστής Πόρων. Οι επιδόσεις του εν λόγω διαχειριστή αξιολογήθηκαν σε ένα πραγματικό πολυπύρηνο σύστημα, με διασύνδεση Δικτύου-σε-Ψηφίδα εν ονόματι Intel SCC. Η δυναμική φύση του περιβάλλοντος ΙοΤ, οδήγησε στην ανάλυση του συσχετισμού του ρυθμού άφιξης νέων εφαρμογών στο σύστημα, σε σχέση με την αποτελεσματικότητα του Κατανεμημένου Διαχειριστή Πόρων. Η ανάλυση αυτή έδειξε, ότι ένα γρήγορο και πολύ απαιτητικό σενάριο έλευσης εφαρμογών μπορεί να αποτελέσει το σημείο καμπής για την ποιότητα της διαχείρισης των πόρων. Επιπρόσθετα, η εφαρμογή μια κατάλληλης δυναμικής πολιτικής για την αποφυγή αυτού του προβλήματος, δυσχεραίνεται αισθητά από την κατανεμημένη φύση του διαχειριστή που απαιτεί την ομοφωνία πολλών επί μέρους δραστών (agents), ώστε να παρθεί μια τελική απόφαση, οδηγώντας αναπόφευκτα στην επιβράδυνση της λήψης της. Με σκοπό να ξεπεραστεί αυτή η αδυναμία, έγινε χρήση τεχνικών δυναμικής μεταβολής της τάσης και συχνότητας λειτουργίας του συστήματος, οι οποίες επιτρέπουν την έμμεση επιβράδυνση του ρυθμού εισαγωγής νέων εφαρμογών στο σύστημα, απαιτώντας παράλληλα την συνεννόηση μόνο ενός μικρού υποσυνόλου των δραστών που είναι ενεργοί. Η πολιτική αυτή υλοποιήθηκε ως επέκταση του κατανεμημένου διαχειριστή πόρων και απεδείχθη ότι είναι σε θέση να ανακουφίσει αποτελεσματικά το σύστημα όταν βρίσκεται σε επιβαρυμένη κατάσταση.Η υψηλή κλιμάκωση των ψηφιακών κυκλωμάτων των σύγχρονων πολυπύρηνων συστημάτων, καθώς και η διαρκής και παρατεταμένη λειτουργία τους αυξάνει την πιθανότητα παρουσίασης σφαλμάτων στα επεξεργαστικά τους στοιχεία. Αυτό, σε συνδυασμό με την εξάρτηση των ΙοΤ συσκευών από την ορθή λειτουργίας της συσκευής πύλης, οδήγησε στην επέκταση του κατανεμημένου διαχειριστή πόρων ώστε να χαρακτηρίζεται από ανοχή στα προαναφερθέντα σφάλματα. Η επέκταση αυτή βασίζεται στην δυναμική αντιμετώπιση των σφαλμάτων, λαμβάνοντας επίσης υπόψιν τον φόρτο εργασίας του κάθε πυρήνα κατά την διάρκεια της ανάνηψης από το σφάλμα. Ακόμα, ο σχεδιασμός απέχει από την χρήση εφεδρικών (spare) πυρήνων, αλλά βασίζεται στην αυτό-οργάνωση των υγιών δραστών του συστήματος ώστε να αντικατασταθούν οι εσφαλμένοι. Πέρα από την ανάνηψη, αναπτύχθηκε και ένας μηχανισμός αναγνώρισης των σφαλμάτων, ο οποίος λαμβάνει υπόψιν του τα επικοινωνιακά μοτίβα του διαχειριστή πόρων, ώστε να μειώσει την επιβάρυνση της αναγνώρισης σφαλμάτων στην δραστηριότητα των υγιών δραστών του συστήματος.Τέλος, οι βασικές ιδέες της κατανεμημένης διαχείρισης πόρων επεκτάθηκαν ώστε να υποστηρίξουν την δυναμική διαπραγμάτευση πόρων σε συστήματα υπολογισμού στην άκρη του δικτύου (Edge computing) με πολλούς ενδιάμεσους κόμβους πύλες. Αυτοί οι κατανεμημένοι κόμβοι, κάνουν χρήση μηχανισμών βασισμένων στις ιδέες του εμπορίου ώστε να βελτιστοποιήσουν την παρεχόμενη ποιότητα υπηρεσίας στους αντίστοιχους ΙοΤ κόμβους συνδρομητές στις υπηρεσίες της πύλης, τηρώντας ταυτόχρονα τους λειτουργικούς περιορισμούς αυτών των ΙοΤ συσκευών. Οι μηχανισμοί αυτοί οδηγούν στην πιο αποτελεσματική σύνδεση των ΙοΤ συσκευών στις πύλες, επιτρέποντας έτσι την πλήρη χρήση των πόρων των δεύτερων για την εξυπηρέτηση της λειτουργίας των πρώτων.

A Low Power and Low Noise On-Chip Active RF Tracking Filter for Digital TV Tuner ICs

2011 ◽  
Vol E94-C (10) ◽  
pp. 1698-1701
Author(s):  
Yang SUN ◽  
Chang-Jin JEONG ◽  
In-Young LEE ◽  
Sang-Gug LEE
Keyword(s):  
Low Power ◽  
Digital Tv ◽  
Low Noise ◽  
On Chip ◽  
Tracking Filter
Sign in / Sign up

Export Citation Format

Share Document