A Novel Scheme for Wide Bandwidth Chip-to-Chip Communications

2007 ◽  
Vol 4 (1) ◽  
pp. 1-7 ◽  
Author(s):  
Qing Liu ◽  
Patrick Fay ◽  
Gary H. Bernstein
Keyword(s):  
Integrated Circuits ◽  
Coplanar Waveguide ◽  
Impedance Matching ◽  
Three Dimensional ◽  
Fabrication Process ◽  
Silicon Substrates ◽  
Electromagnetic Simulations ◽  
Communication Paradigm ◽  
On Chip ◽  
Test Chips

Quilt Packaging (QP), a novel chip-to-chip communication paradigm for system-in-package integration, is presented. By forming protruding metal nodules along the edges of the chips and interconnecting integrated circuits (ICs) through them, QP offers an approach to ameliorate the I/O speed bottleneck. A fabrication process that includes deep reactive ion etching, electroplating, and chemical-mechanical polishing is demonstrated. As a low-temperature process, it can be easily integrated into a standard IC fabrication process. Three-dimensional electromagnetic simulations of coplanar waveguide QP structures have been performed, and geometries intended to improve impedance matching at the interface between the on-chip interconnects and the chip-to-chip nodule structures were evaluated. Test chips with 100 μm wide nodules were fabricated on silicon substrates, and s-parameters of chip-to-chip interconnects were measured. The insertion loss of the chip-to-chip interconnects was as low as 0.2 dB at 40 GHz. Simulations of 20 μm wide QP structures suggest that the bandwidth of the inter-chip nodules is expected to be above 200 GHz.

scholarly journals High-Performance On-Chip Silicon Beamsplitter Based on Subwavelength Metamaterials for Enhanced Fabrication Tolerance

Nanomaterials ◽  
2021 ◽  
Vol 11 (5) ◽  
pp. 1304
Author(s):  
Raquel Fernández de Cabo ◽  
David González-Andrade ◽  
Pavel Cheben ◽  
Aitor V. Velasco
Keyword(s):  
Integrated Circuits ◽  
Fundamental Mode ◽  
High Performance ◽  
Three Dimensional ◽  
High Sensitivity ◽  
Power Splitting ◽  
Excess Loss ◽  
Power Splitters ◽  
On Chip ◽  
Efficient Power

Efficient power splitting is a fundamental functionality in silicon photonic integrated circuits, but state-of-the-art power-division architectures are hampered by limited operational bandwidth, high sensitivity to fabrication errors or large footprints. In particular, traditional Y-junction power splitters suffer from fundamental mode losses due to limited fabrication resolution near the junction tip. In order to circumvent this limitation, we propose a new type of high-performance Y-junction power splitter that incorporates subwavelength metamaterials. Full three-dimensional simulations show a fundamental mode excess loss below 0.1 dB in an ultra-broad bandwidth of 300 nm (1400–1700 nm) when optimized for a fabrication resolution of 50 nm, and under 0.3 dB in a 350 nm extended bandwidth (1350–1700 nm) for a 100 nm resolution. Moreover, analysis of fabrication tolerances shows robust operation for the fundamental mode to etching errors up to ± 20 nm. A proof-of-concept device provides an initial validation of its operation principle, showing experimental excess losses lower than 0.2 dB in a 195 nm bandwidth for the best-case resolution scenario (i.e., 50 nm).

scholarly journals A Broadband THz On-Chip Transition Using a Dipole Antenna with Integrated Balun

Electronics ◽  
2018 ◽  
Vol 7 (10) ◽  
pp. 236 ◽  
Author(s):  
Wonseok Choe ◽  
Jinho Jeong
Keyword(s):  
Integrated Circuits ◽  
Insertion Loss ◽  
Low Cost ◽  
Three Dimensional ◽  
Equivalent Circuit Model ◽  
Dipole Antenna ◽  
Impedance Match ◽  
Inp Substrate ◽  
On Chip ◽  
High Dielectric

A waveguide-to-microstrip transition is an essential component for packaging integrated circuits (ICs) in rectangular waveguides, especially at millimeter-wave and terahertz (THz) frequencies. At THz frequencies, the on-chip transitions, which are monolithically integrated in ICs are preferred to off-chip transitions, as the former can eliminate the wire-bonding process, which can cause severe impedance mismatch and additional insertion loss of the transitions. Therefore, on-chip transitions can allow the production of low cost and repeatable THz modules. However, on-chip transitions show limited performance in insertion loss and bandwidth, more seriously, this is an in-band resonance issue. These problems are mainly caused by the substrate used in the THz ICs, such as an indium phosphide (InP), which exhibits a high dielectric constant, high dielectric loss, and high thickness, compared with the size of THz waveguides. In this work, we propose a broadband THz on-chip transition using a dipole antenna with an integrated balun in the InP substrate. The transition is designed using three-dimensional electromagnetic (EM) simulations based on the equivalent circuit model. We show that in-band resonances can be induced within the InP substrate and also prove that backside vias can effectively eliminate these resonances. Measurement of the fabricated on-chip transition in 250 nm InP heterojunction bipolar transistor (HBT) technology, shows wideband impedance match and low insertion loss at H-band frequencies (220–320 GHz), without in-band resonances, due to the properly placed backside vias.

scholarly journals System-on-chip testing

2019 ◽  
Author(s):  
Παναγιώτης Γεωργίου
Keyword(s):  
Integrated Circuits ◽  
Three Dimensional ◽  
Rectangle Packing ◽  
3D Ics ◽  
Systems On Chip ◽  
Self Test ◽  
Chip Testing ◽  
On Chip ◽  
Silicon Vias ◽  
Access Mechanisms

Διανύουμε ήδη την εποχή του "Ίντερνετ των Πραγμάτων". Οι κοινές συσκευές που χρησιμοποιούμε καθημερινά, συνδέονται μεταξύ τους και γίνονται "εξυπνότερες" με ραγδαίους ρυθμούς. Σε κάθε τέτοια συσκευή βρίσκεται ένα Σύστημα σε Ολοκληρωμένο (Systems-On-Chip ή SoC). Το SoC εξελίσσεται συνεχώς, για να ικανοποιηθούν οι συνεχώς αυξανόμενες απαιτήσεις της νέας εποχής. Τα τρι-διάστατα ολοκληρωμένα κυκλώματα (three-dimensional integrated circuits - 3D-ICs) είναι μια υποσχόμενη λύση για να ικανοποιήσουν τις απαιτήσεις τις νέας εποχής και φαίνεται να εξασφαλίζουν τη συνέχιση του Νόμου του Moore στο άμεσο μέλλον. Τα 3D-ICs πετυχαίνουν υψηλότερη πυκνότητα πυλών και καλύτερη απόδοση από τα συμβατικά SoC και μειώνουν το κόστος διασύνδεσης και κατανάλωσης. Πρόσφατα, οι κατασκευαστικές εταιρείες ολοκληρωμένων συστημάτων κυκλοφόρησαν προϊόντα βασισμένα σε 3D-ICs. Η έρευνα αυτή εστιάζει στην ανάπτυξη νέων αρχιτεκτονικών μηχανισμού πρόσβασης ελέγχου (Test Access Mechanisms - TAMs) και νέων μεθόδων χρονοπρογραμματισμού ελέγχου ορθής λειτουργίας για 3D-SoCs, οι οποίες εκμεταλλεύονται την υψηλή ταχύτητα που προσφέρουν οι ειδικές κάθετες διασυνδέσεις μέσω-πυριτίου (Through Silicon Vias - TSVs), ενώ η κατανάλωση ισχύος και η θερμότητα πρέπει να διατηρηθούν κάτω από ορισμένα επίπεδα. Εισάγουμε μία νέα αρχιτεκτονική TAM για 3D SoCs, η οποία ελαχιστοποιεί το χρόνο ελέγχου ορθής λειτουργίας, το πλήθος των TSVs και τις γραμμές της αρχιτεκτονικής TAM που χρησιμοποιούνται για να μεταφερθούν τα δεδομένα ελέγχου. Ο χρονοπρογραμματισμός του ελέγχου ορθής λειτουργίας υπολογίζεται από μία αποδοτική μέθοδο χρονικής πολυπλεξίας και μία πολύ αποδοτική μέθοδο βελτιστοποίησης που βασίζεται στους αλγορίθμους rectangle-packing και simulated-annealing. Πειραματικά αποτελέσματα δείχνουν έως και 9.6 φορές εξοικονόμηση στο χρόνο ελέγχου με την προτεινόμενη μέθοδο, ειδικά κάτω από αυστηρά όρια για την κατανάλωση ισχύος και τη θερμότητα. Η προηγούμενη μέθοδος είναι συμβατή μόνο με TAMs που βασίζονται σε αρτηρίες (buses), οι οποίες απαιτούν διασυνδέσεις μεγάλου μήκους και πολλά buffers σε κάθε επίπεδο του 3D-IC, επομένως δεν καταφέρνουν να εκμεταλλευτούν πλήρως τις υψηλές συχνότητες των TSVs. Προτείνουμε μία νέα αρχιτεκτονική TAM βασισμένη στη χρονική πολυπλεξία, που χρησιμοποιεί σειριακές αλυσίδες (daisy-chains) για να ξεπεράσουμε τους περιορισμούς της προηγούμενης μεθόδου. Η μέθοδος αυτή προσφέρει μεγαλύτερα κέρδη όσον αφορά το χρόνο ελέγχου ορθής λειτουργίας και το κόστος διασύνδεσης. Η έρευνα αυτή εστιάζει στη βελτίωση ανίχνευσης σφαλμάτων συσκευών βασιζόμενων σε επεξεργαστή. Οι ολοένα αυξανόμενες απαιτήσεις της αγοράς για υψηλότερη υπολογιστική απόδοση σε μικρότερο κόστος και χαμηλότερη κατανάλωση ισχύος, οδηγεί τους κατασκευαστές στην ανάπτυξη νέων μικροεπεξεργαστών, που εισάγουν νέες προκλήσεις στον έλεγχο συσκευών βασιζόμενων σε επεξεργαστή. Η ανάγκη ελέγχου των συσκευών αυτών κατά τη διάρκεια της κανονικής τους λειτουργίας, επιβάλλουν τη συμπληρωματική χρήση μεθόδων ελέγχου που δεν επηρεάζουν τη λειτουργία, όπως ο «αυτοέλεγχος βασισμένος σε λογισμικό» (Software-Based Self-Test - SBST). Οι περισσότερες τεχνικές SBST στοχεύουν μόνο το μοντέλο σφαλμάτων stuck-at, που δεν αρκεί για την ανίχνευση πολλών σφαλμάτων. Επίσης, οι τεχνικές SBST απαιτούν εκτενή ανθρώπινη ενασχόληση με μεγάλους χρόνους ανάπτυξης των προγραμμάτων ελέγχου. Επιπλέον, περιλαμβάνουν την κοστοβόρα, από άποψη υπολογιστική ισχύος, εξομοίωση σφαλμάτων SoCs με εκατομμύρια πύλες για εκατομμύρια κύκλους ρολογιού, χρησιμοποιώντας πολλαπλά μοντέλα σφαλμάτων και εξειδικευμένους λειτουργικούς εξομοιωτές. Εισάγουμε την πρώτη μέθοδο που δεν μεροληπτεί υπέρ κάποιου συγκεκριμένου μοντέλου σφαλμάτων. Η μέθοδος αυτή προσφέρει σύντομο χρόνο δημιουργίας προγραμμάτων ελέγχου, υπό αυστηρό περιορισμό στο χρόνο ελέγχου ορθής λειτουργίας και στο μέγεθος των προγραμμάτων ελέγχου. Τα προγράμματα ελέγχου αξιολογούνται από μία νέα αποδοτική πιθανοτική μέθοδο SBST, εκμεταλλευόμενη την αρχιτεκτονική του επεξεργαστή, καθώς και τη netlist του επεξεργαστή σε επίπεδο πυλών που έχει προκύψει από σύνθεση. Η προτεινόμενη μετρική που βασίζεται στα output deviations είναι πολύ γρήγορη καθώς δεν απαιτεί τη χρονοβόρα διαδικασία της εξομοίωσης σφαλμάτων και μπορεί να εφαρμοστεί σε οποιαδήποτε μέθοδο που βασίζεται στην τεχνική SBST.

Electro-Fluidic Packaging for CMOS Based Laboratory-on-Chips

2006 ◽  
Author(s):  
Ebrahim Ghafar-Zadeh ◽  
Mohamad Sawan ◽  
Daniel Therriault
Keyword(s):  
Epoxy Resin ◽  
High Precision ◽  
Three Dimensional ◽  
Fabrication Process ◽  
Moderate Temperature ◽  
Direct Write ◽  
Deposition Technique ◽  
Experimental Section ◽  
Cmos Chip ◽  
On Chip

Direct-write fabrication process (DWFP) is a robotic deposition technique used to produce planar or three-dimensional (3D) microscale structures. These structures consist of paste-like filaments which are extruded through a micronozzle and deposited on a substrate [1]. These filaments are encapsulated inside an epoxy resin and then melted and removed by applying a moderate temperature for the creation of microfluidic components (e.g., microchannels, reservoirs). Following our previous reports [2–3] on the fabrication of microchannels by DWFP and high precision CMOS capacitive sensors [4], we present in this paper a microfluidic packaging procedure to realize microchannel and fluidic connections on top of CMOS chip. The compatibility of this fluidic packaging procedure with conventional electrical packaging techniques (e.g. wire bonding) is an important advantage of DWFP for CMOS based Laboratory-On-Chip applications. The fabrication challenges are discussed in the experimental section.

Three-dimensional integrated circuits for lab-on-chip dielectrophoresis of nanometer scale particles

2007 ◽  
Author(s):  
Samuel J. Dickerson ◽  
Arnaldo J. Noyola ◽  
Steven P. Levitan ◽  
Donald M. Chiarulli
Keyword(s):  
Integrated Circuits ◽  
Three Dimensional ◽  
Nanometer Scale ◽  
Lab On Chip ◽  
On Chip

scholarly journals A New Fractal-Based Design of Stacked Integrated Transformers

2008 ◽  
Vol 2008 ◽  
pp. 1-8 ◽  
Author(s):  
Goran Stojanović ◽  
Milan Radovanović ◽  
Vasa Radonić
Keyword(s):  
Integrated Circuits ◽  
Mobile Communications ◽  
Wide Band ◽  
Low Noise ◽  
Low Noise Amplifiers ◽  
Radio Frequency Integrated Circuits ◽  
Band Frequency ◽  
Electromagnetic Simulations ◽  
On Chip ◽  
Silicon Based

Silicon-based radio-frequency integrated circuits are becoming more and more competitive in wide-band frequency range. An essential component of these ICs is on-chip (integrated) transformer. It is widely used in mobile communications, microwave integrated circuits, low-noise amplifiers, active mixers, and baluns. This paper deals with the design, simulation, and analysis of novel fractal configurations of the primary and secondary coils of the integrated transformers. Integrated stacked transformers, which use fractal curves (Hilbert, Peano, and von Koch) to form the primary and secondary windings, are presented. In this way, the occupied area on the chip is lower and a number of lithographic processes are decreased. The performances of the proposed integrated transformers are investigated with electromagnetic simulations up to 20 GHz. The influence of the order of fractal curves and the width of conductive lines on the inductance and quality factor is also described.

scholarly journals On-chip nanophotonic broadband wavelength detector with 2D-Electron gas

Nanophotonics ◽  
2021 ◽  
Vol 0 (0) ◽  
Author(s):  
Vishal Kaushik ◽  
Swati Rajput ◽  
Sulabh Srivastav ◽  
Lalit Singh ◽  
Prem Babu ◽  
...  
Keyword(s):  
Integrated Circuits ◽  
Detection System ◽  
Low Cost ◽  
Electron Gas ◽  
Fabrication Process ◽  
Novel Approach ◽  
Efficient Alternative ◽  
Wavelength Detector ◽  
On Chip ◽  
Wavelength Detection

Abstract Miniaturized, low-cost wavelength detectors are gaining enormous interest as we step into the new age of photonics. Incompatibility with integrated circuits or complex fabrication requirement in most of the conventionally used filters necessitates the development of a simple, on-chip platform for easy-to-use wavelength detection system. Also, intensity fluctuations hinder precise, noise free detection of spectral information. Here we propose a novel approach of utilizing wavelength sensitive photocurrent across semiconductor heterojunctions to experimentally validate broadband wavelength detection on an on-chip platform with simple fabrication process. The proposed device utilizes linear frequency response of internal photoemission via 2-D electron gas in a ZnO based heterojunction along with a reference junction for coherent common mode rejection. We report sensitivity of 0.96 μA/nm for a broad wavelength-range of 280 nm from 660 to 940 nm. Simple fabrication process, efficient intensity noise cancelation along with heat resistance and radiation hardness of ZnO makes the proposed platform simple, low-cost and efficient alternative for several applications such as optical spectrometers, sensing, and Internet of Things (IOTs).

scholarly journals Electromagnetic Simulations and Measurements of the K-800 Superconducting Cyclotron RF Cavity at INFN-LNS

2021 ◽  
Vol 11 (13) ◽  
pp. 5995
Author(s):  
Giuseppe Torrisi ◽  
Giorgio Sebastiano Mauro ◽  
Lorenzo Neri ◽  
Luciano Allegra ◽  
Antonio Caruso ◽  
...  
Keyword(s):  
Vacuum Chamber ◽  
Impedance Matching ◽  
Three Dimensional ◽  
Rf Cavity ◽  
Electromagnetic Simulations ◽  
Superconducting Cyclotron ◽  
Operating Frequency Range ◽  
Eigenmode Analysis ◽  
Proposed Modification ◽  
The Impact

In this paper, a complete three-dimensional (3D) RF model of the cyclotron coaxial resonator—including the coaxial sliding shorts, the “Liner” vacuum chamber, the coupler, the trimmer, and the high RF voltage “Dee” structures—has been developed. An eigenmode analysis was used to simulate the tuning of the resonator in the operating frequency range of 15–48 MHz obtained by two movable sliding shorts and a trimmer. A driven analysis has been performed in order to compute the |S11| parameter (or impedance matching) of the cavity excited by a movable coaxial power coupler. The numerical simulations have been performed using the different peculiarities of two commercial tools, COMSOL Multiphysics and CST microwave studio. Experimental validation of the developed model is presented. The evidence of an unwanted electric field component, orthogonal to the accelerating field, was discovered and a mitigation is also proposed. The impact of the proposed modification was evaluated by using a 3D beam dynamics code under development in the framework of the Superconducting Cyclotron upgrade ongoing at INFN-LNS.

Sign in / Sign up

Export Citation Format

Share Document